Conversor Sincronizador/Resolver-Digital
(Série HSDC/HRDC174)

1. Características do produto (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)
Conversão de isolamento diferencial interno
Resolução: 12 bits, 14 bits
Saída de trava de três estados
Alta velocidade de rastreamento contínuo
Pacote de caixa de metal de névoa salina de 32 fios
Montagem MCM de alta densidade
Capacidade antiestática 2000V
Pin-to-pin compatível com o produto SDC/RDCl740/1741/1742 da empresa AD


Tamanho: 44,2×28,9×7,2mm3; peso: 22g
Fig. 1 Vista externa da Série HSDC/HRDC174

2. Escopo de aplicação

Sistema de instrumentos de voo;
Sistema de controle de artilharia;
Sistema de controle de aviônicos;
Sistema de controle de radar;
Sistema de navegação de navios;
Sistema de monitoramento de antenas;
Sistema robô;
Torno CNC;
Outros vários sistemas de controle automático Tabela 1 modelos de produtos

12 bits 14 bits
Sincronizar Resolver Sincronizar Resolver
HSDCl742-X11 HRCl742-X13 HSDCl744-X11 HRCl744-X13
HSDCl742-X12 HRCl742-X14 HSDCl744-X12 HRCl744-X14
HSDCl742-X41 HRCl742-X18 HSDCl744-X41 HRCl744-X18
HSDCl742-X42 HRDCl742-X23 HSDCl744-X42 HRCl744-X23
HSDCl742-X21 HRCl742-X24 HSDCl744-X21 HRCl744-X24
HSDCl742-X22 HRCl742-X28 HSDCl744-X22 HRCl744-X28
HRCl742-X43 HRCl744-X43
HRCl742-X44 HRCl744-X44
HRCl742-X48 HRCl744-X48


3. Esboço
Os produtos da série HSDC/HDC174 são integrados híbridos de 12 bits ou 14 bits de sincronismo/resolver de rastreamento para conversor digital projetados de acordo com o princípio servo tipo II. Os produtos desta série adotam o processo MCM, os elementos principais adotam chips especiais desenvolvidos independentemente pelo nosso instituto. O produto adota pacote de caixa de metal resistente a spray de sal de cavidade rasa DIL de 32 fios com pequeno volume e peso leve, e pino a pino compatível com produtos SDC/RDC1740/1741/1742 da empresa AD, EUA.
O projeto e a fabricação do HSDC/HRDCl74 atendem aos requisitos da GJB 2438A-2002 “Especificação Geral para Circuitos Integrados Híbridos” e especificação do produto com grau de garantia de qualidade H. 4. Desempenho técnico (Tabela 2, Tabela 3)
Tabela 2  Condições nominais e condições operacionais recomendadas

Máx. valor de classificação absoluto Tensão de alimentação Vs: ± 17,25VDC
Tensão de alimentação lógica VL: +7V
Faixa de temperatura de armazenamento: -65℃~+150℃
Condições de operação recomendadas Tensão de alimentação Vs: ±15±0,75V
Tensão de alimentação de 5V: 5±0,25V
Valor efetivo da tensão de referência VRef: 115V, 26V, 11,8V
Valor efetivo da tensão do sinal V1: 90V, 26V, 11,8V
Frequência de referência f*: 400Hz, 50Hz, 2,6kHz
Faixa de temperatura de operação TA: -55℃~125℃

Nota: * indica que pode ser personalizado conforme a necessidade do usuário.

Tabela 3  Características elétricas (-55~+125℃)
Características Série HSDC/HRDC1740 Série HSDC/HRDC1744 Unidade Observações
Precisão ±8,5 (máx.) ±5,3 (máx.) Minuto angular
Velocidade de rastreamento 36 (típico) 27 (típico) r/s
Resolução 12 14 Pedaço
Frequência de sinal e referência 50~2600 50~2600 Hz
Tensão de entrada do sinal 2~90 2~90 V
Tensão de entrada de referência 2~115 2~115 V
Impedância de entrada do sinal 90V Ponta simples 100 100 kΩ
Sinal Diferencial 200 200 kΩ
26V Ponta simples 28 28 kΩ
Sinal Diferencial 56 56 kΩ
11,8 V Ponta simples 13 13 kΩ
Sinal Diferencial 26 26 kΩ
Impedância de entrada de referência 115V Ponta simples 127 127 kΩ
Referência Diferencial 254 254 kΩ
26V Ponta simples 28 28 kΩ
Referência Diferencial 56 56 kΩ
90V Ponta simples 100 100 kΩ
Referência Diferencial 200 200 kΩ
Constante de aceleração 80.000 (mín.) 56000 (mín.) s2 Garantia de projeto
Resposta da etapa 75 (máx.) 100 (máx.) ms
Fornecimento de corrente +VS +15V 35 (máx.) 35 (máx.) mA
-VS +15V 35 (máx.) 35 (máx.) mA
VL +5V 56 (máx.) 56 (máx.) mA
Consumo de energia 1,4 (máx.) 1,4 (máx.) W
Tempo de assentamento ou liberação 80 (máx.) 80 (máx.) ns
Tempo de acomodação 640 (máx.) 640 (máx.) ns
Largura de pulso ocupado 200~600 (típico 400) 200~600 (típico 400) ns
Capacidade de carregamento 2 minutos.) 2 minutos.) TTL
Saída digital VOH 3,3 (mín.) 3,3 (mín.) VDC
VOL 0,7 (máx.) 0,7 (máx.) VDC
Capacidade de carregamento 3 (máx.) 3 (máx.) TTL
Seleção da faixa de temperatura operacional 8YZ -55~+125 -55~+125 ℃

5. Princípio de funcionamento (Fig. 2 e Fig. 3)
O sinal de entrada do sincronismo (ou resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
Vsinu003dKE0sin(ωt+α) senθ           (sen)
Vcosu003dKE0sin(ωt+α) cosθ          (cos)
Onde, θ é o ângulo de entrada analógica.
Esses dois sinais e o ângulo digital φ do contador reversível interno são multiplicados no multiplicador das funções seno e cosseno e o sinal de erro é obtido após o processamento:
KE0sin(ωt+α) (senθ cosφ -cosθ sinφ)
ou seja, KE0sin(ωt+α) sen(θ-φ)
Este sinal é enviado ao oscilador controlado por tensão após amplificação, discriminação de fase, filtragem de integração. Se θ-φ≠0, o oscilador controlado por tensão emitirá pulsos e o contador reversível os contará até θ-φu003d0. Neste processo, o conversor acompanha a mudança do ângulo de entrada o tempo todo.
Fig.2  Diagrama de blocos para princípio de operação



Fig. 3  Diagrama de sequência de tempo para transferência de ônibus


a entrada lógica apenas inibe a transferência de dados do contador reversível para o latch de saída sem interromper a operação do loop de rastreamento. Quando o sistema Inhibit é liberado, um pulso será gerado automaticamente, o qual é usado para atualizar os dados de saída.

entrada determina o status dos dados de saída. Considerando que o Logic Hi faz com que o final da saída apareça em estado de alta impedância; Logic Low transfere os dados no latch para os pinos de saída. inicia os dados de 8 bits altos para serem válidos, enquanto  inicia os dados de 6 bits baixos para serem válidos (HSDC/HRDC1742 é do tipo baixo de 4 bits).
Ocupado
Quando a entrada do conversor muda, Busy emite um trem de pulsos de nível CMOS, sua frequência é determinada pela velocidade rotacional mais alta. A borda descendente dos pulsos de ocupado aciona a trava para atualizar os dados e os dados de saída são válidos após máx. 600ns de atraso. A largura típica dos pulsos de ocupado é de 400ns. A capacidade de carga da saída é 3TTL.
(1) Métodos e sequência de tempo de transferência de dados
Os dois métodos a seguir estão disponíveis para transferência de dados:
①  modo
Após 640 ns de baixa lógica, os dados de saída são válidos e o conversor realiza a transferência de dados por meio de e . Após a liberação da Inibição, o sistema gerará automaticamente um pulso com largura igual à do pulso Ocupado para atualização dos dados.
② Modo busto:
Na borda ascendente do pulso Ocupado, o contador reversível de três estados conta; na borda descendente do pulso Busy, ele gera internamente um pulso de latch com sua largura igual à do pulso Busy para atualização dos dados do latch de três estados, a sequência de tempo de transferência de dados é mostrada na Fig.3, ou seja , após 600ns de baixa lógica de ocupado, a transferência estável de dados é válida. No modo de leitura assíncrona, a saída Busy é um trem de pulsos de nível CMOS, as larguras de seu nível alto e baixo dependem da frequência de operação e da velocidade de rotação do dispositivo selecionado.
(2) Compatibilidade
Quando os produtos da série HSDC/HRDC174 são usados sob a condição de sinais não nominais e tensão de referência não nominal, as resistências proporcionais são conectadas em série na extremidade do sinal e na extremidade da entrada de excitação para realizar a compatibilidade.
Exemplo 1: A conexão de HSDC1742-441 para tensão de excitação/tensão de sinal/frequência de 36V/26V/400Hz é mostrada na Fig. 4:
Exemplo 2: A conexão de HRDC1742-418 para tensão de excitação/tensão de sinal/frequência de 36V/26V/400Hz é mostrada na Fig. 5:



Fig. 4 Conexão do HSDC1742-411

Fig. 5 Conexão do HSDC1742-418 R1u003d(valor nominal V1 - V1)×1,11 k
u003d(26 V- 11,8 V)×1,11 k
u003d15,8 kΩ
R2u003d(VRef - VRef valor nominal)×1,11 k
u003d(36 - 26)×1,11k
u003d11,1 kΩ
R3u003d(valor nominal de V1 - V1)×1,11 k
u003d(26 V- 11,8 V)×1,11 k
u003d15,8 kΩ
R4u003d(VRef - VRef valor nominal)×1,11 k
u003d(36 - 26)×1,11k
u003d11,1 kΩ
(3) Comportamento dinâmico
A função de transferência do conversor é dada pela Fig. 6:
Ganho em malha fechada:

Ganho em malha fechada:
θin +   θout
Fig. 6 Função de transferência
Modelo: HSDC/HRDC1742
Aqui, Kau003d80000, T1u003d0,0087, T2u003d0,001569
(4) Erro de aceleração
O conversor é projetado usando o princípio de rastreamento do servo loop tipo II, então teoricamente falando, ele não tem erro de atraso de velocidade, mas tem erro de aceleração. Este erro pode ser definido da seguinte forma usando a constante de aceleração K do conversor:
Kau003d
Abaixo está o exemplo para calcular o erro de rastreamento do conversor de 14 bits HSDC1744 usando a constante de aceleração Ka:
Ka u003d 56000, a aceleração é de 50 rotações/s2
Erro do bit menos significativo u003d u003d 14,62LSBs


6. Curvas características típicas (Fig. 7 e Fig. 8)

Frequência/Hz
Fig. 7 Gráfico de ganho de HSDC/HRDC1742
Frequência/Hz
Fig. 8 Gráfico de ganho de HSDC/HRDC1742

7. Curva MTBF (Fig. 9)

Temperatura/℃
Fig. 9  Curva de temperatura MTBF 8. Designação do pino (Fig. 10, Tabela 4)



Fig. 10 Pinos (Vista inferior)
(Nota: de acordo com GJB/Z299B-98, boas condições de solo previstas)

Tabela 4 Designação do pino

Alfinete Símbolo Função Alfinete Símbolo Função
1 D1 Saída digital 1 (MSB) 17② NC/S4 Sem conexão/entrada de resolução S4
2 D2 Saída digital 2 18 S3 Resolvedor/entrada sincronizada S3
3 D3 Saída digital 3 19 S2 Resolvedor/entrada de sincronização S2
4 D4 Saída digital 4 20 S1 Resolvedor/entrada de sincronização S1
5 D5 Saída digital 5 21 NC Sem conexão
6 D6 Saída digital 6 22 NC Sem conexão
7 D7 Saída digital 7 23 Caso Caso
8 D8 Saída digital 8 24④ NC或（Vel）* Sem conexão (ou saída de velocidade)
9 D9 Saída digital 9 25③ Ativar baixo 4 bits/6 bits
10 D10 Saída digital 10 26 Ativar alta de 8 bits
11 D11 Saída digital 11 27 Ocupado "Sinal ocupado
12 D12 Saída digital 12 28 Inibir
13 NC/D13 Sem conexão/saída digital 13 29 +VS +15V de alimentação
14 NC/D14 Sem conexão/saída digital 14 30 GND Terra
15 RLo Extremidade baixa da entrada do sinal de referência 31 -VS -15V de alimentação
16 RHi Extremidade alta da entrada do sinal de referência 32 VLo +5V de alimentação
Observações: ① Para conversores das séries HSDC1742 e HRDC1742, os pinos 13 e 14 não estão conectados;
② Para HSDC174X, o pino 17 não está conectado; para HRDC174X, o pino 17 é a extremidade de entrada do resolvedor S4;
③ Para conversores das séries HSDC1742 e HRDC1742, o pino 25 é para Habilitar controle baixo de 4 bits;
④ Quando há necessidade de velocidade, ela é conduzida para fora do pino 24.

9. Tabela de valores de peso (Tabela 5)
Tabela 5  Tabela de valores de peso
Pedaço Ângulo Pedaço Ângulo Pedaço Ângulo
1 180.0000 6 5,6250 11 0,1758
2 90.0000 7 2,8125 12 (para LSB de 12 bits) 0,0879
3 45.0000 8 1,4063 13 0,0439
4 22,5000 9 0,7031 14 (para LSB de 14 bits) 0,0220
5 11,2500 10 0,3516

10. Diagrama de conexão para aplicação típica (Fig. 11)

Notas:
(1) A tensão entre os pinos 29 e 31 deve ser de ±15 V e não deve ser conectada inversamente. A alimentação lógica digital +5V é conectada ao pino 32.
(2) Entre a fonte de alimentação e o terra, o capacitor cerâmico de 0,1µF e o capacitor eletrolítico de 6,8µF devem ser conectados em paralelo.
(3) O pino marcado com Case foi conectado ao case.
(4) As saídas digitais do HSDC/HRDC1742 são os pinos 1 a 12, os pinos 13 e 14 não estão conectados.
Fig. 11 Diagrama de conexão para aplicação típica
(5) A referência é conectada a RLo no pino 15 e RHi no pino 16. No caso de sincronismo, os sinais são conectados a S1, S2 e S3 conforme as seguintes convenções:
sen(ωt+α) senθ
sen(ωt+α) sen(θ+120o)
sen(ωt+α) sen(θ+240o)
No caso do resolver, os sinais são conectados a S1, S2, S3 e S4 conforme as seguintes convenções:
sen(ωt+α) senθ
sen(ωt+α) cosθ
(6) Para resolver, o pino 17 é S4 e para sincronismo, o pino 17 não está conectado.

11. Especificações do pacote (unidade: mm) (Fig. 12, Tabela 6 e 7)


Fig.8 Vista externa do pacote Tabela 6 Símbolos e valores nominais

Símbolo Valor nominal
A 7.2
Φb 0,45
D 44.2
E 28,9
e 2,54
e1 22,86
L 5 minutos


Tabela 7 Materiais do caso
Modelo de caso Cabeçalho Chapeamento do cabeçalho Cobrir Revestimento de cobertura Material do pino Chapeamento de pinos Estilo de vedação Observações
UP4429- 32a Kovar (4J29) Ni Liga Fe-Ni (4J42) Ni Kovar (4J29) Ni/Au Embalagem correspondente O revestimento do pino 23 é Ni

Nota: a temperatura dos pinos de solda não deve exceder 300℃ dentro de 10s.

12. Chave de numeração de peças (Fig. 13)

Fig. 13 Chave de numeração de peças

Nota: quando a tensão do sinal acima e a tensão de referência (Z) não forem padrão, elas devem ser fornecidas da seguinte forma:

(por exemplo, tensão de referência 5V e tensão de sinal 3V são expressas como -5/3)

Precauções para uso
A tensão de alimentação deve ser mantida na tensão de polaridade correta.
Quando o máx. valor nominal absoluto for excedido, o dispositivo pode ser danificado.
Durante a montagem, a parte inferior do produto deve se encaixar bem na placa de circuito para evitar danos aos pinos, e deve ser adicionado um dispositivo à prova de choque, se necessário.
Não dobre as pinagens, caso contrário isso causará a quebra do isolador, o que afetará a propriedade de vedação.
Quando o usuário faz um pedido para o produto, os índices detalhados de desempenho elétrico devem se referir ao padrão da empresa relevante.


Conversor Sincronizador/Resolver-Digital
(Série HSDC/HRDC1746)
1. Recursos (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)

Conversão de isolamento diferencial interno
Resolução: 16 bits
Saída de trava de três estados
Acompanhamento ininterrupto durante a transferência de dados
Pacote de caixa de metal de 32 fios
Tamanho: 45,39×29,0×7,2mm2; Peso: 28g
Fig. 1 Vista externa da Série HSDC／HRDC1746 Tabela 1  Modelos de produtos

HRDC1746 418
HRDC1746 414


2. Escopo de aplicação
Sistema de instrumentos de voo; sistema de controle servo militar; sistema de controle de canhão; sistema eletrônico de aviação; sistema de controle de radar; sistema de navegação naval; monitoramento de antenas; tecnologia robótica, máquinas-ferramentas de controle numérico computadorizado (CNC); e outro sistema de controle de automação.

3. Esboço
HSDC/HRDC1746 série synchro/resolver--conversor digital é projetado no princípio do princípio de rastreamento servo tipo II e adota entrada de isolamento diferencial, a saída de dados adota o modo de trava de três estados, é adequado para sinal analógico/conversão de sinal digital de três -wire synchro e resolver de quatro fios. Com velocidade de conversão rápida e desempenho estável e confiável, este dispositivo pode ser amplamente aplicado em medição de ângulo e sistema de controle automático.
Este produto é feito pelo processo de integração híbrida de filme espesso e é um pacote de metal totalmente selado DIP de 32 fios. O projeto e a fabricação dos produtos devem atender aos requisitos da GJB2438A-2002 “Especificação geral do circuito integrado híbrido” e especificações detalhadas dos produtos.

4. Desempenho técnico (Tabela 2, Tabela 3)
Tabela 2  Condições nominais e condições operacionais recomendadas

Máx. valor de classificação absoluto Tensão de alimentação Vs: ±17,25VOC
Tensão lógica VL: +7V
Faixa de temperatura de armazenamento: -55~+150℃
Condições de operação recomendadas Tensão de alimentação Vs: ±15±5%
Valor efetivo da tensão de referência VRef: ±10% do valor nominal
Valor efetivo da tensão do sinal Vi: ±5% do valor nominal
Frequência do sinal de referência f*: ±10% do valor nominal
Mudança de fase entre sinal e excitação: ＜±10%
Faixa de temperatura de operação TA: 40~+105℃
Tabela 3  Características elétricas

Características Série HSDC/HRDC1746 Observações
Min. Máx.
Precisão/minuto angular 2.6 2.6
Velocidade de rastreamento: rps 3 3
Resolução/bit 16
Sinal e frequência de referência/Hz 50 2,6 mil
Tensão do sinal (valor efetivo)/V 2 90
Tensão de referência (valor efetivo)/V 2 115

Nota: * indica que pode ser personalizado conforme a necessidade do usuário.

5. Princípio de funcionamento
O sinal de entrada sincronizado (ou sinal de entrada do resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
V1-KE0sinθ sinωt
V2-KE0cosθ sinωt
Onde, θ é o ângulo de entrada simulado.

O sinal ortogonal é multiplicado pelo ângulo digital binário φ no contador reversível interno no multiplicador da função seno-coseno e uma função de erro é obtida:
KE0sinθ cosφ sinωt-KE0cosθ sinφ sinωtu003dKE0sin(θ-φ) sinωt
Através da amplificação do erro, discriminação de fase e filtragem desta função de erro, obtém-se sin(θ-φ), quando θ-φu003d0 (dentro da precisão do conversor), este erro fará com que o pulso de correção de saída do oscilador controlado por tensão mude o ângulo digital binário φ do contador reversível de modo a tornar o valor φ de saída igual ao valor de entrada θ dentro da precisão do conversor, o sistema torna-se estável e pode rastrear a mudança do ângulo de entrada φ. Desta forma, um ângulo digital binário φ representando o ângulo do eixo de entrada θ é obtido no contador reversível (Fig. 2).


Fig. 2 Diagrama de blocos do circuito

(1) Características dinâmicas
A função de transferência do conversor é mostrada na Fig. 3:
Ganho em malha aberta:
Função de circuito fechado:
Para o módulo deste modelo Kau003d48000/S2, T1u003d7,1ms, T2u003d1,25ms
Fig. 3  Transferência de função do conversor

(2) Métodos de transferência de dados e sequência de tempo
Controle de seleção de chip
Este pino é o pino de entrada da lógica de controle, sua função é enviar dados para o conversor para realizar o controle de três estados. O nível baixo é válido, os dados de saída do conversor ocupam o barramento de dados. Quando está em nível alto, o pino de saída de dados do conversor está em três estados, o dispositivo não ocupa o barramento.
Seleção de bytes
Este pino é o pino de entrada da lógica de controle, sua função é executar externamente o controle de seleção nos dados de saída do conversor no modo de transferência de barramento de dados de 8 bits ou barramento de dados de 16 bits. Quando o modo de transferência de barramento de dados de 16 bits é necessário, mantenha este pino lógico alto, os dados serão transferidos no barramento, a saída de byte alto está no pino D1 a D8 (D1 é o bit alto) e o byte baixo está em D9 a D16 . Quando é necessário o modo de transferência de barramento de dados de 8 bits, os dados são obtidos nos pinos D1 a D8 (dispostos de alto a baixo), e os 8 bits altos e 8 bits baixos são obtidos através de duas seqüências de tempo, ou seja, quando Byte seleciona é lógico alto, 8 bits altos são emitidos e quando é lógico baixo, 8 bits baixos são emitidos.
Controle de bloqueio de dados (sinal de inibição)
Este pino é o pino de entrada da lógica de controle, sua função é enviar dados externamente ao conversor para realizar o travamento opcional ou o controle de desvio. Em alto nível, os dados de saída do conversor são emitidos diretamente sem travamento, consulte o diagrama de seqüência de tempo da transferência de dados. Em nível baixo, os dados de saída do conversor são travados, o loop interno não é interrompido e o rastreamento permanece funcionando o tempo todo, mas o contador não emite dados. Quando é necessário transferir dados, o conversor primeiro faz controle do sinal para bloquear os dados de alto para baixo, mantém a lógica baixa por 640ns, depois define entrada para baixo (neste momento o dispositivo ocupa o barramento de dados) e, em seguida, obtém dados através da seleção de Byte, em seguida, gire todas as lógicas de controle para alto para atualizar e travar os dados para se preparar para a transferência dos próximos dados, consulte os diagramas de seqüência de tempo de transferência de dados Fig.4 e Fig.5.

(3) Método de atenuação do sinal de entrada (Fig.4 e Fig.5)

Fig4  Sequência de tempo de transferência de barramento de 16 bits
Fig5  Sequência de tempo de transferência de barramento de 8 bits

6. Curva MTBF (Fig. 6)

Fig.6 Curva de temperatura MTBF 7. Designação do pino (Fig. 7, Tabela 4)





Fig. 7 Pinos (Vista inferior)
(Nota: de acordo com GJB/Z299B-98, boas condições de solo previstas)

Tabela 4  Designação do pino
Alfinete Símbolo Significado Alfinete Símbolo Significado
1 NC Sem conexão 17 NC Deixar desconectado
2 D9 Saída para bit 9 digital 18 RHi Entrada RHi do resolvedor
3 D10 Saída para bit 10 digital 19 RLo Entrada RLo do resolvedor rotativo
4 D11 Saída para bit digital 11 20 GND Terra
5 D12 Saída para bit digital 12 21 -VS -15V de alimentação
6 D13 Saída para bit digital 13 22 +VS +15V de alimentação
7 D14 Saída para bit digital 14 23 Controle de travamento digital
8 D15 Saída para bit digital 15 24 D1 Saída para bit 1 digital
9 D16 Saída para bit digital 16 25 D2 Saída para bit digital 2
10 Seleção de chip Ativar controle 26 D3 Saída para bit 3 digital
11 Bysel Seleção de bytes 27 D4 Saída para bit 4 digital
12 S4/NC① Entrada S4/sem conexão 28 D5 Saída para bit 5 digital
13① S3 Entrada S3 29 D6 Saída para bit 6 digital
14① S2 Entrada S2 30 D7 Saída para bit 7 digital
15 S1 Entrada S1 31 D8 Saída para bit 8 digital
16 NC Sem conexão 32 NC Sem conexão

Nota: ① Para dispositivo HSDC, S4 não é usado.

8. Tabela de valores de peso (Tabela 5)
Tabela 5  Tabela de valores de peso
Bit (MSB) Ângulo Bit (MSB) Ângulo Bit (MSB) Ângulo Bit (MSB) Ângulo
1 180.0000 5 11,2500 9 0,7031 13 0,0439
2 90.0000 6 5,6250 10 0,3516 14 0,0220
3 45.0000 7 2,8125 11 0,1758 15 0,0110
4 22,5000 8 1,4063 12 0,0879 16 0,0055

Conexão do conversor
±15V, +5V e GND devem ser conectados aos pinos correspondentes no conversor, observe que as polaridades da fonte de alimentação devem estar corretas, caso contrário, o conversor pode ser danificado. Recomenda-se conectar a capacitância de bypass de 0,1μF e 6,8μF em paralelo entre cada terminal da fonte de alimentação e o terra.
O sinal e a fonte de excitação podem ser conectados a S1, S2, S3 e S4 e RHi e RLo terminam dentro de um erro de 5%.
A entrada do sinal deve coincidir com a fase da fonte de excitação para que possam ser conectadas corretamente ao conversor, suas fases são as seguintes:
RHi~RLo：VRsinωt
Para o sincronismo, as entradas de sinal são:
Para S1~S3:  sinθ sinωt
Para S3~S2:  sin(θ+120o) sinωt
Para S2~S1:  sin(θ+240o) sinωt
Para o resolver, as entradas de sinal são:
Para S1~S3:  sinθ sinωt
Para S2~S4:  cosθ sinωt
Nota: nenhum sinal de entrada de RHi, RLo, S1, S2, S3 e S4 pode ser conectado a outros pinos por medo de danos ao dispositivo.

10. Especificações do pacote (unidade: mm) (Fig. 8, Tabela 6)


Fig.8  Vista externa do pacote

Tabela 6 Materiais da caixa
Modelo de caso Cabeçalho Chapeamento do cabeçalho Cobrir Revestimento de cobertura Material do pino Chapeamento de pinos Estilo de vedação Observações
UP4429- 32a Kovar (4J29) Ni Liga Fe-Ni (4J42) Ni Kovar (4J29) Ni/Au Embalagem correspondente
Nota: a temperatura dos pinos de solda não deve exceder 300℃ dentro de 10s.

11. Chave de numeração de peças (Fig. 9)


Fig. 9 Chave de numeração de peças

Nota: quando a tensão do sinal acima e a tensão de referência (Z) não forem padrão, elas devem ser fornecidas da seguinte forma:

(por exemplo, tensão de referência 5V e tensão de sinal 3V devem ser expressas como -5/3)
Precauções para uso
Forneça energia corretamente, durante a inicialização, conecte com precisão os pólos positivo e negativo da energia para evitar o esgotamento.
Durante a montagem, a parte inferior do produto deve se encaixar bem na placa de circuito para evitar danos aos pinos, e deve ser adicionado um dispositivo à prova de choque, se necessário.
Não dobre as pinagens para evitar a quebra do isolador, o que afeta a propriedade de vedação.
Quando o usuário faz um pedido para o produto, os índices detalhados de desempenho elétrico devem se referir ao padrão da empresa relevante.


Sincronizador/Resolvedor para Conversor Digital
(Série HSDC/HRDC211)

1. Recursos (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)
Frequência de excitação: 50Hz, 400Hz, 2,6kHz
Resolução: 10 bits, 12 bits, 14 bits
Alta taxa de rastreamento
A entrada não padrão é ajustável através de resistência externa ou ajustada na extremidade de entrada do produto
Saída de tensão DC diretamente proporcional à velocidade angular
Compatível com a série SDC1700 da empresa americana AD
Tamanho: 79,4×66,7×11,8mm2
Peso: 108g
Fig. 1 Vista externa da Série HSDC/HRDC211 Tabela 1  Modelos de produtos

12 bits 14 bits
Sincronizar Resolver Sincronizar Resolver
HSDC2112-412 HRDC2112-418 HSDC2114-412 HRDC2114-418
HSDC2112-411 HRDC2112-414 HSDC2114-422 HRDC2114-414
HRDC 2112N HSDC2114-411 HRDC 2114N


2. Escopo de aplicação
Sistema servo; sistema de antenas; medição do ângulo; tecnologia de simulação; controle de artilharia; controle de máquinas-ferramentas industriais

3. Esboço
Esta série é um synchro/resolver digital para conversor de estrutura modular com conversor de isolamento SCOTT de estado sólido integrado, projetado de acordo com o princípio do servo tipo II, e pode realizar rastreamento e conversão contínuos.
A potência de operação é de ±15V e +5V DC. Existem dois tipos de sinal de saída: sincronismo de três linhas e sinal de referência (conversor SDC) ou resolver e sinal de referência de quatro linhas (conversor RDC); a saída adota códigos digitais paralelos do sistema binário.

4. Desempenho elétrico (Tabela 2, Tabela 3)

Tabela 2  Condições nominais e condições operacionais recomendadas

Máx. valor de classificação absoluto Tensão de alimentação Vs: ± 17,5V
Tensão de alimentação lógica: +7V
Faixa de temperatura de armazenamento: -65℃~+150℃
Condições de operação recomendadas Tensão de alimentação +Vs: ±15V
5V tensão de alimentação lógica VL: ±5V
Valor efetivo da tensão de referência VRef: 11,8V, 26V, 115V
Valor efetivo da tensão do sinal Vi: 11,8V, 26V, 90V
Frequência de referência f*: 50Hz, 400Hz, 2,6kHz
Faixa de temperatura operacional TA: 0~70℃, -40~+85℃
Nota: * indica que pode ser personalizado conforme a necessidade do usuário.

5. Princípio de funcionamento
O sinal de entrada sincronizado (ou sinal de entrada do resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
V1-KE0sinθ sinωt，V2-KE0cosθ sinωt

Tabela 3  Características elétricas
Características HRDC/HSDC2110 HRDS/HSDC2112 HRDC/HSDC2114 Unidade Observações
± 10% de flutuação de sinal e tensão de referência
Precisão ± 10% de flutuação da frequência de operação ±22 ±8,5 ±5,3 Minuto angular
± 5% de flutuação da fonte de alimentação
5(50Hz) 5(50Hz) 1,38(50Hz)
Velocidade de rastreamento 36(400Hz) 36(400Hz) 12(400Hz) r/s
75 (2,6 kHz) 75 (2,6 kHz) 25(2,6kHz)
Resolução Código digital paralelo binário 10 12 14 pedaço
Frequência de sinal e referência 50, 400, 2,6k Hz Opcional
Valor efetivo da tensão de entrada de referência 11,8, 26, 90 V Opcional
Valor efetivo da tensão de entrada de referência 11,8, 26, 115 V Opcional

Impedância de entrada do sinal sinal de 90V Ponta simples 100 kΩ
Diferencial 200 kΩ
sinal de 26V Ponta simples 28 kΩ
Diferencial 56 kΩ
sinal de 11,8 V Ponta simples 13 kΩ
Diferencial 26 kΩ

Impedância de entrada de referência referência 115V Ponta simples 127 kΩ
Diferencial 254 kΩ
referência 26V Ponta simples 28 kΩ
Diferencial 56 kΩ
referência de 11,8 V Ponta simples 13 kΩ
Diferencial 26 kΩ

Resposta da etapa 50Hz 1500max
ms
400Hz 125max
2,6kHz 75max
Tensão de alimentação +VS +15V 18
mA

-VS +15V 18
VL +5V 2
Ocupado Largura do pulso 200~600 ns
Sinal Capacidade de carregamento 3max TTL
Saída digital VOH 2,4 minutos V
VOL 0,4 máx. V
Capacidade de carregamento 3max TTL

Onde, θ é o ângulo de entrada simulado.
O sinal ortogonal é multiplicado pelo ângulo digital binário φ no contador reversível interno no multiplicador da função seno-coseno e uma função de erro é obtida:
KE0sinθ cosφ sinωt-KE0cosθ sinφ sinωtu003dKE0sin(θ-φ) sinωt
Os sinais são enviados para o oscilador controlado por tensão após a amplificação, discriminação de fase e filtragem de integração, se θ-φ≠0, o oscilador controlado por tensão emitirá pulso para alterar os dados no contador reversível, até que θ-φ se torne zero dentro da precisão de o conversor, durante este processo, o conversor rastreia a mudança do ângulo de entrada θ o tempo todo. Para o princípio de funcionamento, consulte a Fig. 2.
Função de transferência: a seguir estão os parâmetros para função de transferência de HSDC2112 e HSDC2114 (400Hz), para outros modelos, entre em contato diretamente com o fabricante.
Fig.2 Diagrama de blocos para princípio de operação do conversor
HSDC2112 (400Hz)
θout(S)/θin(S)u003d
HSDC2114 (400Hz)
θout(S)/θin(S)u003d
(1) Transferência de dados
Existem dois métodos para ler os dados válidos do conversor da seguinte forma:
modo (leitura síncrona):
Defina como lógico "0", neste momento, o conversor interromperá o rastreamento. Aguarde 1µs, os dados de saída se estabilizam. Leia os dados, neste momento, os dados lidos são os dados válidos neste momento (atrasado por 1µs). Definido como lógico "1", neste momento, o conversor começará a rastrear novamente para se preparar para ler os próximos dados válidos.
Modo ocupado (leitura assíncrona):

No caso de modo de leitura assíncrona, é lógico “1” ou vago, o loop interno do conversor está sempre em status de rastreamento. Se o loop interno está em estado estável ou se os dados de saída são válidos deve ser determinado através do status do sinal de ocupado, quando o sinal de ocupado está em alto nível, significa que os dados estão em conversão e os dados neste momento são dados inválidos instáveis; quando o sinal de ocupado está em nível baixo, os dados neste momento são dados válidos estáveis e podem ser lidos. No modo de leitura assíncrona, a saída Ocupado é um trem de pulso de nível TTL, a largura entre está relacionada à velocidade de rotação, consulte o gráfico de sequência de tempo 3 para transferência de dados.

Fig.3 Gráfico de sequência de tempo de transferência de dados

(2) Modo de atenuação do sinal de entrada
Se o sincronismo ou resolver que o usuário usou não for padrão, para fazer com que a tensão do sinal de entrada e a tensão de excitação de entrada correspondam aos valores nominais do conversor, o usuário pode adotar o método de resistência de atenuação externa conectada em série, ou seja, para cada 1V excedendo o valor nominal, conecte a resistência de 1,1kΩ em série na extremidade de entrada correspondente. Ao usar o conversor, a resistência série em cada terminal deve ser selecionada e fornecida com precisão, e o material de resistência do mesmo lote deve ser adotado de forma a garantir a precisão de conversão do conversor dentro da ampla faixa de temperatura, para cada 0,1% a correspondência erro da resistência em série irá gerar um erro de conversão de minuto angular de 1,7.
É recomendado pelo fabricante que é preferível notificar o fabricante para personalizar o sincronizador ou resolver não padrão de acordo com os parâmetros necessários quando o usuário os usar.

6. Curva MTBF (Fig. 4)




Fig. 4  Curva de temperatura MTBF
(Nota: de acordo com GJB/Z299B-98, boas condições de solo previstas) 7. Designação do pino (Fig. 5, Tabela 4)


Nota: ① a estrutura acima é adequada para HRDC2114
② Para SDC, nenhum pino S4.
③ Para dispositivos de 12 bits, sem pinos 13 e 14, para dispositivos de 10 bits, sem pinos 11, 12, 13 e 14.
Fig. 5  Pins (vista superior)

Tabela 4 Designação do pino
Alfinete Símbolo Função Alfinete Símbolo Função
1 D1 Saída digital bit 1 (MSB) 15 Vel Saída de tensão de velocidade angular
2 D2 Saída digital bit 2 16 S4 Entrada de sinal
3 D3 Saída digital bit 3 17 S3 Entrada de sinal
4 D4 Saída digital bit 4 18 S2 Entrada de sinal
5 D5 Saída digital bit 5 19 S1 Entrada de sinal
6 D6 Saída digital bit 6 20 Ocupado Saída de sinal ocupado
7 D7 Saída digital bit 7 21 Inibir entrada de sinal
8 D8 Bit de saída digital 8 22 +15V +15V de alimentação
9 D9 Bit de saída digital 9 23 GND GND
10 D10 Saída digital bit 10 (LSB de 10 bits) 24 -15V -15V de alimentação
11 D11 Saída digital bit 11 25 +5V +5V de alimentação
12 D12 Saída digital bit 12 (LSB de 10 bits) 26 RLo Extremidade baixa da entrada do sinal de referência
13 D13 Saída digital bit 13 27 RHi Extremidade baixa da entrada do sinal de referência
14 D14 Saída digital bit 14 (LSB de 10 bits)
Observações: ① Fonte de alimentação: +15V, +5V, GND.
② Saída digital binária: 10 bits, 12 bits e 14 bits, respectivamente.
③ RHi, RLo: entrada do sinal de excitação.
④ S1, S2, S3 e S4: entrada de sinal do sincronismo ou resolver. (S4 não usado para o sincronismo)
⑤ Vel: sinal de velocidade. É um sinal de tensão, cujo valor é proporcional à velocidade de rotação angular do eixo.
⑥ Ocupado: Sinal de ocupado. Indica se os dados do conversor estão no estado de atualização. Quando Ocupado está em nível alto, indica que o conversor está realizando a conversão de dados, a saída de dados neste momento é inválida; quando Ocupado está em nível baixo, os dados no conversor são estáveis e a saída de dados neste momento é válida.
⑦ : Este é um sinal de inibição externo. Por este sinal, o status de rastreamento interno pode ser controlado, quando é lógico “1”, o conversor está em status de rastreamento normal dentro, neste momento, o sinal de ocupado indica se os dados de saída são válidos ou não, quando é lógico “0 ”, o conversor para de rastrear o status temporariamente, os dados de saída permanecem estáveis e são os dados de saída válidos. Quando for lógico "1", o conversor começará a rastrear novamente (o tempo máximo de recuperação é aproximadamente igual ao tempo máximo de resposta da etapa). Este pino foi puxado para dentro.

8. Tabela de valores de peso (Tabela 5)
Tabela 5  Tabela de valores de peso
Pedaço Ângulo Pedaço Ângulo Pedaço Ângulo
1（MSB） 180.0000 6 5,6250 11 0,1758
2 90.0000 7 2,8125 12 (para LSB de 12 bits) 0,0879
3 45.0000 8 1,4063 13 0,0439
4 22,5000 9 0,7031 14 (para LSB de 14 bits) 0,0220
5 11,2500 10 (para LSB de 10 bits) 0,3516

9. Diagrama de conexão para aplicação típica (Fig. 6)
(1) Conexão do conversor
±15V, +5V e GND devem ser conectados aos pinos correspondentes no conversor, observe que as polaridades da fonte de alimentação devem estar corretas, caso contrário, o conversor pode ser danificado. Recomenda-se conectar o capacitor de derivação de 0,1μF e 6,8μF em paralelo entre cada terminal da fonte de alimentação e o terra.
As entradas de sinal devem corresponder à fase de excitação, sua fase é a seguinte:
RHi~RLo: VRsinωt
Para o sincronismo:
Para S1~S3:  sinθ sinωt
Para S3~S2:  sin(θ+120o) sinωt
Para S2~S1:  sin(θ+240o) sinωt

Para o resolvedor:
S1~S3为： sinθ sinωt
S2~S4为： cosθ sinωt

Fig. 6 Diagrama de conexão para aplicação típica

Nota: nenhum sinal de entrada de RHi, RLo, S1, S2, S3 e S4 pode ser conectado a outros pinos por medo de danos ao dispositivo.
(2) Interface com computador
Para evitar a coleta de dados durante o nível alto do pulso de ocupado e garantir a aquisição de dados válidos, a conexão na Fig.7 pode ser adotada:
(3) Aplicação do conversor
Além de ser utilizado diretamente na medição precisa do ângulo de rotação do sincronizador ou resolver, o conversor de ângulo do eixo também pode constituir sistema de medição de duas velocidades ou outro sistema de controle de medição digital de maior precisão.
Além de ser utilizado diretamente na medição precisa do ângulo de rotação do sincronizador ou resolver, o conversor de ângulo do eixo também pode constituir sistema de medição de duas velocidades ou outro sistema de controle de medição digital de maior precisão.
A Fig. 8 é um exemplo de sistema de duas velocidades composto pelo conversor. O sistema de duas velocidades estabelecido no princípio da combinação de medição grosseira e precisa tem uma maior precisão de conversão, a figura mostra o sistema de conversão de duas velocidades composto por dois sincronizadores (ou resolvers) acoplados através do redutor, dois conversores SDC e um -velocidade do processador HTSL19, sua saída atinge 19 bits.


Fig.7 Um circuito de interface de computador externo viável

Fig.8 Aplicação do sistema de duas velocidades do SDC

A Fig.9 mostra um sistema servo de controle digital. Ele utiliza o loop de feedback negativo do controle digital constituído por SDC para obter o controle preciso do ângulo de rotação.

10. Especificações do pacote (unidade: mm) (Fig. 10)

Fig.9 Sistema servo de controle digital
Fig.10 Vista externa do pacote

11. Chave de numeração de peças (Fig. 11)

Fig.11 Chave de numeração da peça

Nota: quando a tensão do sinal acima e a tensão de referência (Z) não forem padrão, elas devem ser fornecidas da seguinte forma:


(por exemplo, tensão de referência 5V e tensão de sinal 3V são expressas como -5/3)
Precauções para uso
Forneça energia corretamente, durante a inicialização, conecte com precisão os pólos positivo e negativo da energia para evitar o esgotamento.
Durante a montagem, a parte inferior do produto deve se encaixar bem na placa de circuito para evitar danos aos pinos, e deve ser adicionado um dispositivo à prova de choque, se necessário.
Quando o usuário faz um pedido para o produto, os índices detalhados de desempenho elétrico devem se referir ao padrão da empresa relevante.

Sincronizador/Resolvedor para Conversor Digital
(Série HSDC/HRDC27)
1. Recursos (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)
Resolução: 12 bits, 14 bits
Alta taxa de rastreamento
Integração híbrida, pacote de caixa de metal
Saída de trava de três estados
Com saída Vel de sinal de velocidade
Incompletamente compatível com a série AD1740
Tamanho: 45,39×29,0×7,2mm2
Peso: 26g
Fig. 1 Vista externa da série HSDC/HRDC27 Tabela 1  Modelos de produtos

12 bits 14 bits
Sincronizar Resolver Sincronizar Resolver
HSDC2742-412 HRDC2742 -414 HSDC2754-612 HRDC2754 -414
HRDC2742 -418 HRDC2754 -418
HRDC2742 -618 HRDC2754-618
HRDC2754 -666
HRDC2754 -614


2. Escopo de aplicação
Sistema servo; sistema de antenas; medição do ângulo; tecnologia de simulação; controle de canhões; controle de máquinas-ferramentas industriais

3. Esboço
A série HSDC/HRDC27 é o conversor digital synchro/resolver para rastreamento contínuo do loop servo tipo II, trava e produz paralelamente dados codificados binários naturais de 12 ou 14 bits com pacote de metal dual-in-line de 32 linhas, apresenta o vantagens de pequeno volume, peso leve e alta confiabilidade etc., é amplamente aplicado em tal sistema de controle automático como sistema de radar, sistema de navegação, etc.
A potência de operação é de +15V e +5V DC. Os sinais de entrada são divididos em dois tipos: sincronismo de 3 linhas e sinal de excitação (conversor SDC) ou resolver de 4 linhas e sinal de excitação (conversor RDC) A saída é um código digital paralelo binário. Tabela 2  Condições nominais e condições operacionais recomendadas


Máx. valor de classificação absoluto Tensão de alimentação Vs: ± 17,25V
Tensão lógica VL: +5,5V
Faixa de temperatura de armazenamento: -55 ℃ ~ 125 ℃
Condições de operação recomendadas Tensão de alimentação Vs: ±15V
Tensão de alimentação VL: +5V
Valor efetivo da tensão de referência VRef: ±10% do valor nominal
Valor efetivo da tensão do sinal Vi: ±5% do valor nominal
Frequência de referência f*: 50Hz~2,6kHz
Faixa de temperatura operacional TA: -40~+85℃，-55~+105℃
Nota: * indica que pode ser personalizado conforme a necessidade do usuário.

4. Desempenho técnico (Tabela 2, Tabela 3)
Tabela 3  Características elétricas

Características HSDC/HRDC2742 Padrão militar empresarial (Q/HW30859-2006) HSDC/HRDC2754 Padrão militar empresarial (Q/HW30832-2006) Unidade Observações
Desempenho do conversor Precisão ±8,5 ±5,3 Minuto angular
Velocidade de rastreamento 25（min） 12（min） rps Na excitação de 400Hz
Resolução 12 14 pedaço
Frequência de sinal e referência 50~2600 50~2600 Hz Opcional*
Tensão de entrada do sinal 11,8, 26, 90 11,8, 26, 90 V Opcional**
Tensão de entrada de referência 11,8, 26, 115 11,8, 26, 115 V Opcional**
Resposta da etapa 100 150 ms
Constante de aceleração 82.000 39.000 s-2
Consumo de energia 0,86 máx. 1,3 máx. W
Largura de pulso ocupado 1máx. 1máx. µs
Capacidade de carregamento de saída digital 2max 2max TTL
Observações: * Para o conversor com outras frequências de operação como 50Hz, 2kHz etc., seus parâmetros dinâmicos são diferentes, que podem ser fornecidos de acordo com a necessidade do usuário;
** indica que pode ser personalizado conforme a necessidade do usuário.

5. Princípio de funcionamento (Fig. 2)
O sinal de entrada sincronizado (ou sinal de entrada do resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
V1u003dKE0sinθ sinωt，V2u003dKE0cosθ sinωt
Onde, θ é o ângulo de entrada simulado.
Esses dois sinais e o ângulo digital φ do contador reversível interno são multiplicados no multiplicador das funções seno e cosseno e são tratados de erro:
KE0sinθ cosφ sinωt-KE0cosθ sinφ sinωtu003dKE0sin(θ-φ) sinωt
Os sinais são enviados para o oscilador controlado por tensão após amplificação, discriminação de fase, filtragem de integração, se θ-φ≠0, o oscilador controlado por tensão altera os dados no contador reversível com os pulsos de saída até que θ-φ se torne zero dentro da precisão do conversor, durante este processo, o conversor acompanha a mudança do ângulo de entrada θ o tempo todo.


Fig.2  Diagrama de blocos para princípio de operação

Função de transferência do conversor

Função de circuito fechado

Método de transferência de dados e sequência de tempo
Existem dois métodos para ler os dados efetivos no conversor: leitura síncrona e leitura assíncrona.
(1) Modo de inibição (leitura síncrona):
R: o conversor está conectado com barramento de 16 bits. Bysel está conectado com a lógica “1”.
é ajustado para a lógica “0” da lógica “1” (bloqueio de dados), aguarde 1μs; definido como "0" lógico, a trava dentro do conversor permite a saída de dados; ler dados de 12 bits ou 14 bits; defina Inhibit para lógico “1” para ficar pronto para ler os próximos dados válidos (consulte o diagrama de seqüência de tempo para transferência de 16 bits).
B: o conversor está conectado ao barramento de 8 bits, o bit D1~D8 está conectado ao barramento de dados e o restante está vazio.
é ajustado para a lógica “0” da lógica “1” (bloqueio de dados), aguarde 1μs; definido como lógico "0", os dados de trava dentro do conversor permitem a saída; se Byse1 for definido como lógico “1”, o conversor lê diretamente os dados de 8 bits mais altos, se Byse1 estiver definido como lógico “0”, o conversor lê os bits restantes, adiciona zero automaticamente para bits incompletos; defina para a lógica "1" para ficar pronto para ler os próximos dados válidos (consulte a Fig. 3 e a Fig. 4 para a sequência de tempo de transferência de 8 bits).



Fig. 3 Diagrama de sequência de tempo de transferência de barramento de 16 bits

Fig. 4 Diagrama de sequência de tempo de transferência de barramento de 8 bits

(2) Modo ocupado (leitura assíncrona)
No modo de leitura assíncrona, é definido como lógico "1" ou está vago, se o loop interno está no estado estável ou se os dados de saída são válidos deve ser determinado através do status do sinal de ocupado Ocupado. Quando o sinal de ocupado está em nível alto, indica que os dados estão em conversão e os dados neste momento são dados instáveis e inválidos; quando o sinal de ocupado está em nível baixo, indica que uma conversão de dados foi concluída, os dados neste momento são estáveis e válidos e podem ser lidos. Uma vez que o nível alto ocorra em Ocupado durante a leitura, a leitura deste tempo é inválida. No modo de leitura assíncrona, a saída Ocupado é um trem de pulso de nível TTL, a largura entre está relacionada à velocidade de rotação. Da mesma forma, existem também dois métodos de uso de barramento de 8 bits e barramento de 16 bits, no caso de saída de dados válida, a leitura de dados também é controlada por , consulte o diagrama de seqüência de tempo para transferência de dados (Fig.5 e Fig.6)



Fig5  Diagrama de sequência de tempo para transferência de barramento de 16 bits

Fig.6 Diagrama de sequência de tempo para transferência de barramento de 8 bits

6. Curva MTBF (Fig. 7)

Fig. 7  Curva de temperatura MTBF 7. Designação do pino (Fig. 8, Tabela 3)





Fig. 8 Pinos (Vista inferior)
(Nota: de acordo com GJB/Z299B-98, boas condições de solo previstas)

Tabela 3 Designação do pino
Alfinete Símbolo Função Alfinete Símbolo Função
1~14 D1~D14 Saída digital 24 Bysel Seleção de bits
15 RLo Entrada de sinal de excitação 25 NC Deixar desconectado
16 RHi Entrada de sinal de excitação 26 Controle de dados
17 S4 Entrada de sinal 27 Ocupado Saída de pulso ocupada
18 S3 Entrada de sinal 28 Controle de trava de dados
19 S2 Entrada de sinal 29 +15V Poder
20 S1 Entrada de sinal 30 GND Aterramento de energia
21 NC Deixar desconectado 31 -15V Poder
22 Vel Saída de tensão de velocidade 32 +5V Poder
23 Caso Fundamento do caso
Notas: ① Para conversor de 12 bits, deixe os pinos 13 e 14 desconectados.
② Para conversor SDC, deixe o pino 17 desconectado.
③ Fonte de alimentação: ±15V, +5V, GND, a alimentação não deve ser conectada inversamente, caso contrário, os dispositivos serão danificados.
④ Saída digital binária: é dividida em saída de 12 bits e 14 bits.
⑤ RHi, RLo: entrada do sinal de excitação.
⑥ S1, S2, S3, S4: entrada de sinal do sincronismo/resolver (S4 é deixado desconectado para sincronismo).
⑦ Ocupado: Sinal de ocupado
Este sinal indica se a saída do número binário do conversor é válida ou não. Quando Ocupado está em nível alto, indica que o conversor está realizando a conversão de dados, a saída de dados neste momento é inválida; quando Ocupado está em nível baixo, os dados no conversor estão estáveis e a saída de dados neste momento é válida.
⑧  Bloqueio de dados
Este pino é o pino de entrada da lógica de controle, sua função é enviar dados para o conversor para realizar o controle de três estados. O nível baixo é válido, os dados de saída do conversor ocupam o barramento de dados. Quando está em nível alto, o pino de saída de dados do conversor está em três estados, o dispositivo não ocupa o barramento.
⑨  Controle de bloqueio de dados (sinal de inibição)
Este pino é o pino de entrada da lógica de controle, sua função é enviar dados externamente ao conversor para realizar o travamento opcional ou o controle de desvio.
Em alto nível, os dados de saída do conversor são emitidos diretamente sem travamento; em nível baixo, os dados de saída do conversor são travados, os dados não são atualizados, mas o loop interno não é interrompido e o rastreamento está funcionando o tempo todo. tem resistência de pull-up conectada dentro do conversor (se o dispositivo usa barramento de dados, ou seja, quando ele emite os dados depende do estado de ).
⑩ Byse1: fim da seleção de bits
Esta é uma extremidade de controle especialmente projetada para conectar o conversor com dados de 8 bits ou barramento de dados de 16 bits. Quando o conversor está conectado com barramento de dados de 16 bits, Byse1 é puxado internamente, o conversor pode produzir diretamente dados de 12 ou 14 bits; quando o conversor está conectado com barramento de dados de 8 bits, Byse1 está em um nível alto, o conversor emite dados de 8 bits mais altos (D1~D8), quando Byse1 está em nível baixo, o conversor emite dados dos bits restantes (copiando os dados dos bits restantes para o bit D1~D8), e automaticamente preenche zero para os dados de bits curtos. Deve-se notar que só é necessário conectar D1~D8 quando o conversor estiver conectado com barramento de dados de 8 bits, outros pinos de dados são deixados desconectados.

8. Tabela de valores de peso (Tabela 4)
Tabela 4  Tabela de valores de peso
Pedaço Ângulo Pedaço Ângulo Pedaço Ângulo
1（MSB） 180.0000 6 5,6250 11 0,1758
2 90.0000 7 2,8125 12 (para LSB de 12 bits) 0,0879
3 45.0000 8 1,4063 13 0,0439
4 22,5000 9 0,7031 14 (para LSB de 14 bits) 0,0220
5 11,2500 10 0,3516

9. Diagrama de conexão para aplicação típica (Fig. 9)
Além de ser utilizado diretamente na medição precisa do ângulo de rotação do sincronizador ou resolver, o conversor de ângulo de eixo também pode constituir sistema de medição de duas velocidades ou outro sistema de controle de medição digital de maior precisão. A Fig. 9 é um exemplo de sistema de duas velocidades composto pelo conversor. O sistema de duas velocidades estabelecido no princípio da combinação de medição grosseira e precisa tem uma maior precisão de conversão, a Fig.9 mostra o sistema de conversão de duas velocidades composto por dois sincronizadores (ou resolvers) acoplados através da caixa de engrenagens, dois conversores SDC e um processador de duas velocidades HTSL19, sua saída atinge 19 bits.

Fig. 9 Aplicação do sistema de duas velocidades do SDC

10. Especificações do pacote (unidade: mm) (Fig. 10)


Fig.10 Especificação do pacote

Tabela 5 Materiais da caixa
Modelo de caso Cabeçalho Chapeamento do cabeçalho Cobrir Revestimento de cobertura Material do pino Chapeamento de pinos Estilo de vedação Observações
UP4529- 32a Kovar (4J29) Au Liga Fe-Ni (4J42) Au Kovar (4J29) Au Embalagem correspondente O revestimento do pino 23 é Au
Nota: a temperatura dos pinos de solda não deve exceder 300℃ dentro de 10s.

11. Chave de numeração de peças (Fig. 11)


Fig.11 Chave de numeração da peça

Nota: quando a tensão do sinal acima e a tensão de referência (Z) não forem padrão, elas devem ser fornecidas da seguinte forma:

(por exemplo, tensão de referência 5V e tensão de sinal 3V devem ser expressas como -5/3)

Precauções para uso
Forneça energia corretamente, durante a inicialização, conecte com precisão os pólos positivo e negativo da energia para evitar o esgotamento.
Conexão do conversor
±15V, +5V e GND devem ser conectados aos pinos correspondentes no conversor, observe que as polaridades da fonte de alimentação devem estar corretas, caso contrário, o conversor pode ser danificado. Recomenda-se conectar a capacitância de bypass de 0,1μF e 6,8μF em paralelo entre cada terminal da fonte de alimentação e o terra. O sinal e a fonte de excitação podem ser conectados a S1, S2, S3 e S4 e RHi e RLo terminam dentro de um erro de 5%. Só é necessário conectar D1~D8 quando o conversor estiver conectado com barramento de dados de 8 bits, outros pinos de dados ficam vagos.
Quando o conversor estiver conectado a um barramento de dados de 16 bits, D1~D14 ou (D1~D12) devem estar todos conectados.
A entrada do sinal deve coincidir com a fase da excitação para que possam ser conectadas corretamente ao conversor, suas fases são as seguintes:
RHi~RLo: VRsinωt
Para o sincronismo:
Para S1~S3:  sinθ sinωt
Para S3~S2:  sin(θ+120o) sinωt
Para S2~S1:  sin(θ+240o) sinωt
Para o resolvedor:
Para S1~S3:  sinθ sinωt
Para S2~S4:  cosθ sinωt
Nota: nenhum sinal de entrada de RHi, RLo, S1, S2, S3 e S4 pode ser conectado a outros pinos por medo de danos ao dispositivo.
Durante a montagem, a parte inferior do produto deve se encaixar bem na placa de circuito para evitar danos aos pinos, e deve ser adicionado um dispositivo à prova de choque, se necessário.
Quando o usuário faz um pedido para o produto, os índices detalhados de desempenho elétrico devem se referir ao padrão da empresa relevante.


Conversor R/D (H2S80)

1. Recursos (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)
Resolução opcional de 10, 12, 14 e 16 bits
Taxa de rastreamento: máx. 1040 r/s
Parâmetros dinâmicos: projetados pelo usuário
Alta impedância de entrada, saída de trava de três estados
Pacote DDIP selado em metal resistente à névoa salina de 40 fios
Compatível com a série ADC2S80 da empresa americana AD

Tamanho: 53×20×5,3mm2
Peso: 18g
Fig. 1 Vista externa do H2S80 2. Escopo de aplicação
Sistema servo de mísseis; sistema eletrônico de controle de vôo; sistema de controle de radar; sistema de navegação de navios; monitoramento de antenas; sistema de controle de artilharia; máquinas-ferramentas de controle numérico (CNC); sistema robô.

3. Esboço
O conversor de R/D de rastreamento contínuo de servo loop H2S80 tipo II é projetado e fabricado adotando o processo MCM, o dispositivo kernel é o chip especial desenvolvido independentemente por nossa empresa, o arranjo de pinos é compatível com o produto AD2S80 da empresa americana AD, 10, 12, Saída de trava de dados binários naturais paralela de 14 e 16 bits (resolução opcional), pacote de caixa hermética de metal DIL de 40 linhas, tem as vantagens de alta precisão, baixo consumo de energia, volume pequeno, peso leve e alta confiabilidade etc., e pode ser amplamente utilizado para controle eletrônico do sistema como de avião, navio, artilharia, míssil, radar, tanque etc. Tabela 1  Condições nominais e condições operacionais recomendadas



Máx. valor de classificação absoluto Tensão de alimentação lógica VL: 7V
Tensão de alimentação Vs: ± 13,5V
Tensão do sinal Vi: 2V±20%
Tensão de referência: VRef: 2V±20%
Frequência de operação f: 50~20000Hz
Temperatura de armazenamento Tstg: 65~150℃


Condições de operação recomendadas Tensão de alimentação lógica VL: 5±0,5V
Tensão de alimentação Vs: ±12±0,75V
Tensão do sinal Vi: 2V±10%
Tensão de referência: VRef: 2V±10%
Frequência de operação f: 50~20000Hz
Faixa de temperatura operacional (TA): 55 ~ 125 ℃


4. Características elétricas (Tabela 1, Tabela 2)

Tabela 2  Características elétricas
Características H2S80 Unidade Características H2S80
Padrão militar empresarial (Q/HW30974-2007) Unidade
Resolução Opcional 10, 12, 14 e 16 bits
±21 minutos+1LSB(10 bits) Tensão do sinal 2V±10% V
±8 minutos+1LSB(12 bits) Voltagem de referência 2V±10% V
Precisão ±4 minutos+1LSB(14 bits) pedaço Nível de entrada digital Compatível com TTL
±2 minutos+1LSB(16 bits)
Velocidade de rastreamento 0~1040 (10 bits) r/s Nível de saída digital Lógica alta ≥3,3
Lógica baixa ≤0,7 V
0~260 (12 bits)
0~65 (14 bits)
0~16 (16 bits) Poder +12, 12, +5 V
Faixa de frequência de operação 50~20000 Hz Consumo de energia 450 mW

5. Princípio de funcionamento (Fig. 2 e Fig. 3)
O sinal de entrada do sincronismo (ou resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
Vsin-KE0sin(ωt+α) senθ        (sen)
Vcos-KE0sin(ωt+α) cosθ       (cos)

Onde, θ é o ângulo de entrada analógica.
Esses dois sinais e o ângulo digital φ do contador reversível interno são multiplicados no multiplicador das funções seno e cosseno e são tratados de erro:
KE0sin(ωt+α) (senθ cosφ -cosθ sinφ)
ou seja, KE0sin(ωt+α) sen(θ-φ)
Ele é enviado ao oscilador controlado por tensão após amplificação, discriminação de fase e filtragem de integração, se θ-φ≠0, o oscilador controlado por tensão emitirá os pulsos e o contador reversível os contará até que θ-φ se torne zero dentro da precisão do conversor. Neste processo, o conversor acompanha a mudança do ângulo de entrada o tempo todo.

Fig.2  Diagrama de blocos para princípio de operação

Modo de leitura:
Os dois métodos a seguir estão disponíveis para transferência de dados:
(1) modo
Após 640 ns de baixa lógica, os dados de saída são válidos e o conversor realiza a transferência de dados por meio de Habilitar. Após a liberação da Inibição, o sistema gerará automaticamente um pulso com largura igual à do pulso Ocupado para atualização dos dados.
(2) Modo busto:
Na borda ascendente do pulso Ocupado, o contador reversível de três estados conta; na borda descendente do pulso Busy, ele gera internamente um pulso de latch com sua largura igual à do pulso Busy para atualização dos dados do latch de três estados, a sequência de tempo de transferência de dados é mostrada na Fig.3, ou seja , após 600ns de baixa lógica de ocupado, a transferência estável de dados é válida. No processo de leitura, uma vez que ocorre nível alto em Ocupado, a leitura deste tempo é inválida. No modo de leitura assíncrona, a saída Ocupado é o trem de pulso do nível CMOS, a largura do pulso está relacionada à velocidade de rotação.


Fig. 3 Diagrama de sequência de tempo para leitura de barramento

6. Curva MTBF (Fig. 4)


Fig. 4  Curva de temperatura MTBF 7. Designação do pino (Fig. 5, Tabela 3)



Fig. 5 Pinos (Vista inferior)
(Nota: de acordo com GJB/Z299B-98, boas condições de solo previstas)

Tabela 3 Designação do pino
Alfinete Símbolo Função Alfinete Símbolo Função Alfinete Símbolo Função
1 Ref/I Entrada de sinal de referência 15 D7 Saída digital 7 29 DG Terra digital ⑧
2 Demo/I Entrada do discriminador 16 D8 Saída digital 8 30 SC1 Entrada de seleção de resolução ①
3 Acer/O Entrada de erro CA 17 D9 Saída digital 9 31 SC2
4 porque Entrada de sinal cosseno 18 D10 Saída digital 10 32 NC Deixar desconectado
5 AG Aterramento analógico ⑧ 19 D11 Saída digital 11 33 Ocupado Saída de sinal ocupado ④
6 SG Terra do sinal ⑧ 20 D12 Saída digital 12 34 Direção Saída de sinal de direção de contagem ⑤
7 pecado Entrada de sinal senoidal 21 D13 Saída digital 13 35 Ripclk Saída de sinal de zero bit ⑥
8 +VS +12V de alimentação ⑦ 22 D14 Saída digital 14 36 -VS -12V de alimentação ⑦
9 D1 Saída digital 1 (MSB) 23 D15 Saída digital 15 37 Vco/I Entrada de oscilador controlada por tensão
10 D2 Saída digital 2 24 D16 Saída digital bit 16 (LSB) 38 Inte/I Entrada do integrador
11 D3 Saída digital 3 25 +VL +5V de alimentação ⑦ 39 Inte/O Saída do integrador
12 D4 Saída digital 4 26 Ativar entrada de sinal ② 40 Demo/O Saída do discriminador
13① D5 Saída digital 5 27 NC Deixar desconectado
14① D6 Saída digital 6 28 Entrada de sinal estático ③
Nota: ① SC1 e SC2 para entrada de seleção de resolução, foram conectados com resistência de pull-up internamente.
Resolução SC1 SC2
10 0 0
12 0 1
14 1 0
16 1 1
②  habilitar a entrada de sinal, este pino é o pino de entrada lógica do controle de porta de dados, sua função é realizar o controle de três estados externamente nos dados de saída do conversor. O nível baixo é válido, os dados de saída do conversor ocupam o barramento de dados. Quando está em nível alto, o pino de saída de dados do conversor aparece em estado de alta impedância, o dispositivo não ocupa o barramento. O tempo de atraso de ativação e liberação é de 600ns (máximo).
③  entrada de sinal estático, este pino é o pino de entrada da lógica de controle de trava de dados, sua função é realizar o controle de seleção de trava ou desvio dos dados de saída do conversor. Em alto nível, os dados de saída do conversor são emitidos diretamente sem travamento; em nível baixo, os dados de saída do conversor são travados, os dados não são atualizados, mas o loop interno não é interrompido e o rastreamento está funcionando o tempo todo, foi conectado com resistência de pull-up internamente. Após 600ns (máximo) de atraso da borda descendente do sinal estático, os dados se tornam estáveis (se o dispositivo ocupa ou não o barramento de dados, ou seja, quando ele emite os dados depende do estado de Enable).
④ Saída do sinal “Ocupado”, este sinal indica se a saída do código binário do conversor é válida ou não. Quando Ocupado está em nível alto, indica que o conversor está realizando a conversão de dados, a saída de dados neste momento é inválida; quando Ocupado está em nível baixo, indica que os dados no conversor estão estáveis e a saída de dados neste momento é válida, a largura de pulso é de 400ns.
⑤ Direção: saída do sinal de direção da contagem, nível alto indica que o conversor está adicionando a contagem e nível baixo indica que o conversor está deduzindo a contagem.
⑥ RIPCLK: Saída de sinal zero: quando os dados de saída aumentam de todos “1” para todos “0”, ou os dados de saída diminuem de todos “0” para todos “1”, a saída é pulso positivo, a largura do pulso é 200μs .
⑦ Potência: +VS
+12V de alimentação
12mA
-VS -12V de alimentação 18mA
+VL +5V de alimentação 10mA

⑧ Terra: O terra analógico AG e o terra digital DG precisam ser conectados externamente ao terra de alimentação.

8. Diagrama de conexão para aplicação típica (Fig. 6)

Fig. 6 Diagrama de conexão para aplicação típica
(1) Configuração do filtro
15kΩ≤R1u003dR2≤56kΩ
C1u003dC2u003d (unidade R1: Ω; fRef é a frequência do sinal da fonte de excitação, unidade: Hz)
(2) Configuração de ganho
R4u003d
EDCu003d160×10-3
u003d40×10-3
u003d10×10-3
u003d2,5×10-3 (resolução de 10 bits)
(resolução de 12 bits)
(resolução de 14 bits)
(resolução de 16 bits)

(3) Entrada de sinal de referência
R3u003d100kΩ
C3＞
(4) Configuração de max. taxa de rastreamento
T é o máximo. taxa de rastreamento (unidade: r/s), mas não deve exceder 1/16 da frequência de referência. Para que o produto esteja no máximo. taxa de rastreamento e tensão de velocidade angular atingir 8V, é necessário:
R6u003d
pu003d1024
u003d4096
u003d16384
u003d65536 (resolução de 10 bits)
(resolução de 12 bits)
(resolução de 14 bits)
(resolução de 16 bits) Tabela 4  Configuração da taxa de rastreamento

Resolução Proporção da frequência de referência para a frequência de largura de banda fBW
10 2,5：1
12 4：1
14 6：1
16 7.5：1


(5) Configuração do loop de seleção de largura de banda
A proporção selecionada de frequência de referência para frequência de largura de banda do produto não deve ser menor que a especificada na Tabela 4.
Por exemplo: selecione 50Hz para resolução de 14 bits e frequência de referência de 400Hz do produto.
C4u003d (unidade de R6: kΩ)
C5u003d5×C4
R5u003d
(6) Configuração do filtro VCo
C6u003d470pF，R7u003d68Ω
(7) Configuração zero
Para eliminar o desvio zero do produto, ele pode ser ajustado usando o potenciômetro R9, o método é: curto-circuito pinos 4 e 1 do produto, curto-circuito pinos 7 e 6 (equivalente a 0o ângulo de entrada), regular potenciômetro R9 para zerar os dados de saída do produto.
Para a fonte de alimentação conectada aos pinos +VS e -VS, sua tensão deve ser de ±12V, e não deve ser conectada inversamente. A energia lógica digital VL está conectada ao local de +5V. Entre a energia e o terra, o capacitor cerâmico de 0,1µF e o capacitor eletrolítico de 6,8µF devem ser conectados em paralelo.

9. Especificações do pacote (unidade: mm) (Fig. 7, Tabela 5 e 6)


Fig. 7 Vista externa e dimensões do pacote Tabela 5 Especificação do pacote

Símbolo Valor
Min. Nominal Máx.
A 5,5
Φb 0,35 0,55
D 53,8
E 20,0
e 2,54
e1 15,24
L 5


Tabela 6 Materiais da caixa
Modelo de caso Cabeçalho Chapeamento do cabeçalho Cobrir Revestimento de cobertura Material do pino Chapeamento de pinos Estilo de vedação Observações
UP5320-40 4J42 Revestimento de Ni 4J42 Revestimento de Ni Químico 4J42 Revestimento Au Embalagem correspondente Base mais três contas de vidro sólido
Nota: a temperatura dos pinos de solda não deve exceder 300℃ dentro de 10s.

10. Chave de numeração de peças (Fig. 8)


Fig. 8 Chave de numeração de peças

Precauções para uso
Forneça energia corretamente, durante a inicialização, conecte com precisão os pólos positivo e negativo da energia para evitar o esgotamento.
Durante a montagem, a parte inferior do produto deve se encaixar bem na placa de circuito para evitar danos aos pinos, e deve ser adicionado um dispositivo à prova de choque, se necessário.
Não dobre as pinagens para evitar a quebra do isolador, o que afeta a propriedade de vedação.
Quando o usuário faz um pedido para o produto, os índices detalhados de desempenho elétrico devem se referir ao padrão da empresa relevante.


Sincronizador/Resolvedor para Conversor Digital
(Série HSDC/HRDC1459)

1. Recursos (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)
Conversão de isolamento diferencial interno
resolução de 16 bits
Precisão: 2 minutos angulares
Saída de trava de três estados
Alta velocidade de rastreamento contínuo
Pacote DDIP selado em metal resistente a névoa salina de 36 fios
Pin-to-Pin compatível com o modelo SDC14560 da empresa DDC
Tamanho: 48,2×20×5,3mm3; peso: 17g
Fig.1 Vista externa da Série HSDC/HRDC1459

2. Escopo de aplicação
Sistema de controle servo militar; monitoramento de antenas; sistema de controle de radar; sistema de navegação para embarcações navais; sistema de controle de canhão; sistema de instrumentos de voo; sistema eletrônico de aviação; máquina de controle numérico computadorizado (CNC); tecnologia robótica.

3. Esboço
HSDC/HRDC1459 série synchro/resolver para conversor digital é um dispositivo de conversão integrado híbrido para rastreamento contínuo projetado no princípio do servo modelo II. Os produtos desta série são projetados e fabricados pelo processo MCM, os elementos principais adotam um chip especial desenvolvido independentemente pelo nosso instituto. O arranjo de pinos é compatível com os produtos da série SDC14560 da empresa americana DDC, saída de trava de dados de código binário natural paralelo de 16 bits, pacote de metal totalmente selado DIP de 36 fios, tem as vantagens de alta precisão, volume pequeno, baixo consumo de energia, peso leve e alta confiabilidade etc., e pode ser amplamente utilizado em importantes armas estratégicas e táticas, como aeronaves, embarcações navais, canhões, mísseis, radares, tanques, etc.

4. Desempenho elétrico (Tabela 1, Tabela 2)
Máx. valor de classificação absoluto Tensão de alimentação lógica VL: +7V
Tensão de alimentação Vs: ± 17,5V
Tensão do sinal Vi: valor nominal ±20%
Tensão de referência VRef: valor nominal ±20%
Frequência de operação f: valor nominal ±20%
Temperatura de armazenamento Tstg: -65~150℃
Condições de operação recomendadas Tensão de alimentação lógica VL: 5±0,5V
Tensão de alimentação Vs: ¡À15¡À0,75V
Tensão do sinal Vi: valor nominal ±10%
Tensão de referência VRef: valor nominal ±10%
Frequência de operação f*: valor nominal ±10%
Faixa de temperatura operacional (TA): -55 ~ 125 ℃
Nota: * indica que pode ser personalizado conforme a necessidade do usuário.
Tabela 2  Características elétricas
Características Doença
(VSu003d±15V, VLu003d+5V) Série HSDC14569
Padrão militar (Q/HW20725-2006)
Min. Máx.
Resolução Código digital paralelo binário 16 bits
Precisão ±10% da tensão do sinal, tensão de referência e faixa de flutuação da frequência de operação -2 minutos angulares +2 minutos angulares
Faixa de frequência de referência 50Hz 2600Hz
Faixa de tensão de referência 2V 115V
Impedância de entrada de referência 4,4kΩ 129,2kΩ
Faixa de tensão do sinal 2V 90V
Impedância de entrada do sinal 4,4kΩ 102,2kΩ
Mudança de fase de sinal/referência -70o +70o
Nível lógico de entrada Lógica “1” ≥3,3V Lógica “0” ≤0,8V
entrada 0 0,8 V
entrada 0 0,8 V
entrada 0 0,8 V
Nível lógico de saída Lógica “1” ≥3,3V Lógica “0” ≤0,8V
Saída de código de ângulo digital Lógica “1” ≥3,3V Lógica “0” ≤0,8V
Convertendo a saída do sinal de ocupado (CB) 200ns 600ns
Saída de bits de detecção de falhas Lógico “0” indica falha
Capacidade de carregamento 3TTL
Velocidade de rastreamento 2,5 r/s
Constante de aceleração 12500
Tempo de acomodação 850 ms
Saída de tensão de velocidade angular (Vel) -10V +10V

Atual Vsu003d+15V 10mA
Vsu003d-15V 15mA
VLu003d+5V 20mA

5. Resposta da etapa
Quando ocorre uma etapa no sinal de entrada ou na inicialização, a resposta será inibida devido à limitação da taxa máxima de rastreamento. O processo de oscilação do ângulo digital de saída é mostrado na Fig. 2:


Fig.2 Curva de resposta ao degrau

6. Princípio de funcionamento (Fig. 3)
O sinal de entrada do sincronismo (ou resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
Vsinu003dKE0sin(ωt+α) senθ        (sen)
Vcosu003dKE0sin(ωt+α) cosθ       (cos)
Onde, θ é o ângulo de entrada analógica.
Esses dois sinais e o ângulo digital φ do contador reversível interno são multiplicados no multiplicador das funções seno e cosseno e são tratados de erro:
KE0sin(ωt+α) (senθ cosφ -cosθ sinφ)即KE0sin(ωt+α) sin(θ-φ)
Este sinal é enviado ao oscilador controlado por tensão após amplificação, discriminação de fase, filtragem de integração. Se θ-φ≠0, o oscilador controlado por tensão emitirá pulsos e o contador reversível os contará até θ-φu003d0 dentro da precisão do conversor. Neste processo, o conversor acompanha a mudança do ângulo de entrada o tempo todo.
Modo de leitura:
Os dois métodos a seguir estão disponíveis para transferência de dados:
(1) modo
Após 640 ns de baixa lógica, os dados de saída são válidos e o conversor realiza a transferência de dados por meio de e . Após a liberação da Inibição, o sistema gerará automaticamente um pulso com largura igual à do pulso Ocupado para atualização dos dados.
(2) Modo busto:
Na borda ascendente do pulso Ocupado, o contador reversível de três estados conta; na borda descendente do pulso Busy, ele gera internamente um pulso de latch com sua largura igual à do pulso Busy para atualização dos dados do latch de três estados, a sequência de tempo de transferência de dados é mostrada na Fig. 4, ou seja , após 600ns de baixa lógica de ocupado, a transferência estável de dados é válida. No modo de leitura assíncrona, a saída Busy é um trem de pulsos de nível CMOS, as larguras de seu nível alto e baixo dependem da frequência de operação e da velocidade de rotação do dispositivo selecionado.


Fig. 3  Diagrama de blocos do princípio operacional



Fig.4 Sequência de tempo de transferência de dados

7. Curva MTBF (Fig. 5)


Fig. 5  Curva de temperatura MTBF 8. Designação do pino (Fig. 6, Tabela 3)



Fig. 6 Pinos (Vista inferior)

(Nota: de acordo com GJB/Z299B-98, boas condições de solo previstas)

Tabela 3 Designação do pino
Alfinete Símbolo Significado Alfinete Símbolo Significado
1 S1 Entrada do resolvedor S1 (ou entrada de sincronismo S1) 25 Habilitar o controle de dígitos de 8 bits baixos
2 S2 Entrada do resolvedor S2 (ou entrada de sincronismo S2) 26 Habilite o controle de dígitos altos de 8 bits
3 S3 Entrada do resolvedor S3 (ou entrada de sincronismo S3) 27 RIPCLK Saída de sinal de zero bits
4 S4 Entrada do resolvedor S4 (deixe desconectado) 28 VL +5V de alimentação
5~18 D1~D14 Saída digital 1 (MSB)-14 29 GND Terra
19 RHi Extremidade alta da entrada do sinal de referência 30 NC Vago
20 RLo Extremidade baixa da entrada do sinal de referência 31 -Vs -15V de alimentação
21 D15 Saída digital 15 32 -15V +15V de alimentação
22 D16 Saída digital 16 (LSB) 33 Entrada de sinal estático
23 Vel Saída de sinal de tensão de velocidade angular 34 Saída de bits de detecção de falhas
24 GB Saída de sinal ocupado 36-36 NC Vago

Observações: D1~D16 Extremidade de saída do código de ângulo digital do sistema binário paralelo
S1, S2, S3, S4 Entrada de sinal do resolvedor (ou sincronismo)
RHi Extremidade alta da entrada do sinal de referência
RLo Extremidade baixa da entrada do sinal de referência
Entrada de sinal habilitada para dígitos de 8 bits inferior, este pino é o pino de entrada lógica do controle de porta de dados, sua função é realizar o controle de três estados externamente nos dados de saída de 8 bits inferiores do conversor. O nível baixo é válido, os dados de saída de 8 bits baixos do conversor ocupam o barramento de dados. Quando está em nível alto, o pino de saída de dados de 8 bits baixo do conversor aparece em estado de alta impedância, o dispositivo não ocupa o barramento. O tempo de atraso de ativação e liberação é de 600ns (máximo).
alta entrada de sinal habilitada de 8 bits, este pino é o pino de entrada lógica do controle de porta de dados, sua função é realizar o controle de três estados externamente nos dados de saída de 8 bits mais altos do conversor. O nível baixo é válido, os dados de saída de 8 bits altos do conversor ocupam o barramento de dados. Quando está em nível alto, o pino de saída de dados de 8 bits alto do conversor aparece em estado de alta impedância, o dispositivo não ocupa o barramento. O tempo de atraso de ativação e liberação é de 600ns (máximo).
entrada de sinal estático, este pino é o pino de entrada da lógica de controle de trava de dados, sua função é realizar o controle de seleção de trava ou desvio dos dados de saída do conversor. Em alto nível, os dados de saída do conversor são emitidos diretamente sem travamento; em nível baixo, os dados de saída do conversor são travados, os dados não são atualizados, mas o loop interno não é interrompido e o rastreamento está funcionando o tempo todo, foi conectado com resistência de pull-up internamente. Após 600ns (máximo) de atraso da borda descendente do sinal estático, os dados se tornam estáveis (se o dispositivo ocupa o barramento de dados, ou seja, quando ele emite os dados depende do estado de e ).
Saída do sinal CB “Ocupado”, este sinal indica se a saída do código binário do conversor é válida ou não. Após a mudança na entrada angular atingir 0,33 minuto angular, a extremidade do disjuntor emite um pulso positivo com largura de 400ns (típico), quando o disjuntor está em nível alto, significa que o conversor está em conversão, neste momento, os dados de saída são inválidos ; após a borda descendente dos atrasos do sinal CB por 600ns (máx.), os dados se tornam estáveis, neste momento, os dados atualizados de saída são válidos.
saída do bit de detecção de falhas, nível alto indica funcionamento normal do conversor, caso o fio do sinal esteja quebrado ou o conversor não consiga rastrear normalmente, este bit muda de nível baixo para nível alto.
RIPCLK: Saída de sinal zero R.C: quando os dados de saída aumentam de todos “1” para todos “0”, ou os dados de saída diminuem de todos “0” para todos “1”, a saída é pulso positivo, a largura do pulso é 200μs .
VL, VS, VS  Fim de entrada da fonte de alimentação
GND  Extremidade de entrada do fio terra
Dicas:
① A tensão do pino não deve exceder 20% do valor nominal.
② A tensão da fonte de alimentação não deve exceder a faixa especificada.
③ Não conecte a referência RHi e RLo a outros pinos.
④ Para a fonte de alimentação conectada aos pinos +VS e -VS, sua tensão deve ser de ±15V e não deve ser conectada inversamente. A fonte de alimentação lógica digital VL está conectada a +5V. Entre a energia e o terra, o capacitor cerâmico de 0,1µF e o capacitor eletrolítico de 6,8µF devem ser conectados em paralelo.
⑤ Os sinais de referência são conectados a RHi e RLo. No caso de sincronismo, os sinais são conectados a S1, S2 e S3 de acordo com as seguintes convenções:
sen(ωt+α) senθ
sen(ωt+α) sen(θ+120o)
sen(ωt+α) sen(θ+240o)
⑥ No caso do resolver, os sinais são conectados a S1, S2, S3 e S4 conforme as seguintes convenções:
sen(ωt+α)senθ
sen(ωt+α) cosθ
Os pinos de CB, ,  e  devem ser todos conectados conforme descrito para a transferência de dados acima.
9. Tabela de valores de peso (Tabela 4)

Tabela 4  Tabela de valores de peso
Pedaço Ângulo/bit Minuto/bit angular Pedaço Ângulo Minuto/bit angular Pedaço Ângulo Minuto/bit angular
1（MSB） 180.0000 10800 7 2,8125 168,75 13 0,0439 2,64
2 90.0000 5400 8 1,4063 84,38 14 0,0220 1,32
3 45.0000 2700 9 0,7031 42.19 15 0,0110 0,66
4 22,5000 1350 10 0,3516 21.09 16（LSB） 0,0055 0,33
5 11,2500 675 11 0,1758 10,55
6 5,6250 387,5 12 0,0879 5,27

10. Diagrama de conexão para aplicação típica (Fig. 7) 11. Especificações do pacote (unidade: mm) (Fig. 8, Tabela 5)



Fig. 7 Diagrama de conexão para aplicação típica



Fig. 8 Vista externa e dimensões do pacote

Tabela 5 Materiais da caixa
Modelo de caso Cabeçalho Chapeamento do cabeçalho Cobrir Revestimento de cobertura Material do pino Chapeamento de pinos Estilo de vedação Observações
UP4820- 36A 4J42 Revestimento de Ni 4J42 Revestimento de Ni Químico 4J42 Revestimento Au Embalagem correspondente Base mais três contas de vidro sólido

12. Chave de numeração de peças (Fig. 9)


Fig. 9 Chave de numeração de peças
Nota: quando a tensão do sinal acima e a tensão de referência (Z) não forem padrão, elas devem ser fornecidas da seguinte forma:

(por exemplo, tensão de referência 5V e tensão de sinal 3V são expressas como 5/3)

Precauções para uso
Forneça energia corretamente, durante a inicialização, conecte com precisão os pólos positivo e negativo da energia para evitar o esgotamento.
Durante a montagem, a parte inferior do produto deve se encaixar bem na placa de circuito para evitar danos aos pinos, e deve ser adicionado um dispositivo à prova de choque, se necessário.
Não dobre as pinagens para evitar a quebra do isolador, o que afeta a propriedade de vedação.
Quando o usuário faz um pedido para o produto, os índices detalhados de desempenho elétrico devem se referir ao padrão da empresa relevante.


Sincronizador/Resolvedor para Conversor Digital
(série MSDC/MRDC37)

1. Recursos (consulte a Fig. 1 para visão externa e a Tabela 1 para modelos)
Alta precisão
Volume pequeno
Alta velocidade de rastreamento
Acompanhamento ininterrupto durante a transferência de dados
Saída de trava de três estados
Baixo consumo de energia
Tamanho: 50,8×50,8×10mm2
Peso: 48g
Fig.1  Vista externa da série MSDC/MDRC37 2. Escopo de aplicação
Servo mecanismo; monitoramento de antenas; sistema de navegação; controle de artilharia; controle industrial; sistema robô; sistema de controle de radar.

3. Esboço
A série MSDC/MRDC37 é um conversor digital de 16 bits para synchro/resolver. O sinal de entrada é dividido em resolver de quatro fios e sinal de excitação ou sincronismo de três fios e sinal de excitação. O sinal de saída é um código binário natural paralelo armazenado em buffer por meio de trava de três estados e compatível com o nível TTL.
O produto aplica circuito servo de segunda ordem com pequeno volume e peso leve, e o usuário pode usá-lo de forma muito conveniente controlando os pinos de sinal.
4. Desempenho técnico (Tabela 1, Tabela 2)
Tabela 1  Condições nominais e condições operacionais recomendadas


Máx. valor de classificação absoluto Tensão de alimentação +VS: 12,5~17,5V
Tensão de alimentação Vs: 17,25~12,5V
Tensão de alimentação lógica VL: 7V
Faixa de temperatura de armazenamento: -40~+100℃



Condições de operação recomendadas Tensão de alimentação +VS: 15V±5%
Tensão de alimentação Vs: 15V±5%
Tensão lógica VL: 5V±5%
Tensão de referência (valor efetivo) VRef: valor nominal ±10%
Tensão do sinal (valor efetivo) Vi: ±10% do valor nominal
Frequência de referência f*: valor nominal ±10%
Faixa de temperatura de operação TA: 40℃~85℃

Nota: * indica que pode ser personalizado conforme a necessidade do usuário.

Tabela 2  Características elétricas
Características Doença
(40~+85℃)
(Salvo indicação em contrário) (série MSDC/MDRC37)
Unidade
Min. Máx.
Resolução/RES 0~360º 12 16 pedaço
Taxa de rastreamento/St① 3 36 r/s
Alto nível de saída/VOH TAu003d25℃ 2.4 V
Baixo nível de saída/VOL TAu003d25℃ 0,8 V
Consumo de energia/PD TAu003d25℃ 1.3 W
Vel linearidade/ERI TAu003d25℃ 1,0 %
Faixa de tensão de referência 2 115 V
Faixa de tensão do sinal 2 90 V
Alcance de frequência 30 2600 Hz
Precisão ±3 ±8,5 Minuto angular
Nota: ① a velocidade de rastreamento é de 3 rps para resolução de 16 bits e 36 rps para resolução de 12 bits; St pode ser projetado de acordo com a exigência do usuário.

5. Princípio de funcionamento (Fig. 2)
O sinal de entrada sincronizado (ou sinal de entrada do resolver) é convertido no sinal ortogonal através do isolamento diferencial interno:
V1u003dKE0sinθ sinωt，V2u003dKE0cosθ sinωt


Fig.2  Diagrama de blocos para princípio de operação
Onde, θ é o ângulo de entrada analógica.
Esses dois sinais e o ângulo digital φ do contador reversível interno são multiplicados no multiplicador das funções seno e cosseno e são tratados de erro:
K·E0sinθ cosφ sinωt-KE0cosθ sinφ sinωtu003dKE0sin(θ-φ) sinωt
Os sinais são enviados para o oscilador controlado por tensão após amplificação, discriminação de fase, integração e filtragem, se θ-φ≠0, o oscilador controlado por tensão altera os dados no contador reversível com os pulsos de saída até que θ-φ se torne zero dentro da precisão de o conversor, durante este processo, o conversor rastreia a mudança do ângulo de entrada θ o tempo todo.
A função de transferência do conversor é mostrada na Fig. 3.

Fig. 3  Transferência de função do conversor
闭环函数

Método de transferência de dados e sequência de tempo
Existem dois métodos para ler os dados efetivos no conversor: leitura síncrona e leitura assíncrona.
(1) Modo de inibição (leitura síncrona):
R: o conversor está conectado com barramento de 16 bits. B